Giới thiệu về thông số kỹ thuật PCIe 5.0

• Giới thiệu về thông số kỹ thuật PCIe 5.0

Thông số kỹ thuật PCIe 4.0 đã được hoàn thiện vào năm 2017, nhưng nó không được các nền tảng dành cho người tiêu dùng hỗ trợ cho đến dòng Rydragon 3000 7nm của AMD và trước đây chỉ có các sản phẩm như siêu máy tính, bộ lưu trữ tốc độ cao cấp doanh nghiệp và thiết bị mạng sử dụng công nghệ PCIe 4.0. Mặc dù công nghệ PCIe 4.0 vẫn chưa được áp dụng trên quy mô lớn, nhưng tổ chức PCI-SIG từ lâu đã phát triển PCIe 5.0 nhanh hơn, tốc độ tín hiệu đã tăng gấp đôi từ 16GT/giây hiện tại lên 32GT/giây, băng thông có thể đạt 128GB/giây và thông số kỹ thuật phiên bản 0.9/1.0 đã được hoàn thiện. Phiên bản v0.7 của văn bản tiêu chuẩn PCIe 6.0 đã được gửi cho các thành viên và quá trình phát triển tiêu chuẩn đang đi đúng hướng. Tốc độ chân của PCIe 6.0 đã được tăng lên 64 GT/giây, gấp 8 lần so với PCIe 3.0 và băng thông trong các kênh x16 có thể lớn hơn 256GB/giây. Nói cách khác, tốc độ hiện tại của PCIe 3.0 x8 chỉ cần một kênh PCIe 6.0 để đạt được. Về phiên bản v0.7, PCIe 6.0 đã đạt được hầu hết các tính năng được công bố ban đầu, nhưng mức tiêu thụ điện năng vẫn cần được cải thiện hơn nữa.d, và tiêu chuẩn này vừa giới thiệu thiết bị cấu hình nguồn L0p. Tất nhiên, sau khi công bố vào năm 2021, PCIe 6.0 có thể được thương mại hóa sớm nhất là vào năm 2023 hoặc 2024. Ví dụ, PCIe 5.0 đã được phê duyệt vào năm 2019, và hiện tại mới có các trường hợp ứng dụng.

So với các thông số kỹ thuật tiêu chuẩn trước đây, thông số kỹ thuật PCIe 4.0 ra đời tương đối muộn. Thông số kỹ thuật PCIe 3.0 được giới thiệu vào năm 2010, 7 năm sau khi PCIe 4.0 ra mắt, do đó, vòng đời của thông số kỹ thuật PCIe 4.0 có thể ngắn. Đặc biệt, một số nhà cung cấp đã bắt đầu thiết kế các thiết bị lớp vật lý PCIe 5.0.

Tổ chức PCI-SIG dự kiến hai tiêu chuẩn này sẽ cùng tồn tại trong một thời gian, và PCIe 5.0 chủ yếu được sử dụng cho các thiết bị hiệu năng cao với yêu cầu thông lượng cao hơn, chẳng hạn như GPU cho AI, thiết bị mạng, v.v., điều này có nghĩa là PCIe 5.0 có nhiều khả năng xuất hiện trong môi trường trung tâm dữ liệu, mạng và HPC. Các thiết bị có yêu cầu băng thông thấp hơn, chẳng hạn như máy tính để bàn, có thể sử dụng PCIe 4.0.

Đối với PCIe 5.0, tốc độ tín hiệu đã được tăng từ 16GT/giây của PCIe 4.0 lên 32GT/giây, vẫn sử dụng mã hóa 128/130 và băng thông x16 đã được tăng từ 64GB/giây lên 128GB/giây.

Ngoài việc tăng gấp đôi băng thông, PCIe 5.0 còn mang đến những thay đổi khác, bao gồm thay đổi thiết kế điện để cải thiện tính toàn vẹn tín hiệu, khả năng tương thích ngược với PCIe, v.v. Ngoài ra, PCIe 5.0 còn được thiết kế với các tiêu chuẩn mới giúp giảm độ trễ và suy giảm tín hiệu trên khoảng cách xa.

Tổ chức PCI-SIG dự kiến sẽ hoàn thành phiên bản 1.0 của thông số kỹ thuật vào quý 1 năm nay, nhưng họ có thể phát triển các tiêu chuẩn, nhưng không thể kiểm soát thời điểm thiết bị đầu cuối được đưa ra thị trường. Dự kiến các thiết bị PCIe 5.0 đầu tiên sẽ ra mắt trong năm nay, và nhiều sản phẩm hơn sẽ xuất hiện vào năm 2020. Tuy nhiên, nhu cầu về tốc độ cao hơn đã thúc đẩy cơ quan tiêu chuẩn này xác định thế hệ PCI Express tiếp theo. Mục tiêu của PCIe 5.0 là tăng tốc độ của tiêu chuẩn trong thời gian ngắn nhất có thể. Do đó, PCIe 5.0 được thiết kế để đơn giản là tăng tốc độ lên chuẩn PCIe 4.0 mà không có bất kỳ tính năng mới đáng kể nào khác.

Ví dụ, PCIe 5.0 không hỗ trợ tín hiệu PAM 4 và chỉ bao gồm các tính năng mới cần thiết để cho phép chuẩn PCIe hỗ trợ 32 GT/giây trong thời gian ngắn nhất có thể.

Thách thức về phần cứng

Thách thức lớn nhất trong việc chuẩn bị sản phẩm hỗ trợ PCI Express 5.0 sẽ liên quan đến độ dài kênh. Tốc độ tín hiệu càng nhanh, tần số sóng mang của tín hiệu truyền qua bo mạch chủ càng cao. Hai loại hư hỏng vật lý sẽ hạn chế khả năng truyền tín hiệu PCIe của kỹ sư:

· 1. Suy giảm kênh

· 2. Phản xạ xảy ra trong kênh do sự gián đoạn trở kháng ở các chân, đầu nối, lỗ xuyên và các cấu trúc khác.

Đặc tả PCIe 5.0 sử dụng các kênh có độ suy giảm -36dB ở tần số 16 GHz. Tần số 16 GHz biểu thị tần số Nyquist cho tín hiệu số 32 GT/s. Ví dụ, khi tín hiệu PCIe5.0 bắt đầu, nó có thể có điện áp đỉnh-đỉnh điển hình là 800 mV. Tuy nhiên, sau khi đi qua kênh -36dB được khuyến nghị, mọi sự tương đồng với mắt mở đều mất đi. Chỉ bằng cách áp dụng cân bằng dựa trên bộ phát (giảm độ nhấn) và cân bằng bộ thu (kết hợp CTLE và DFE), tín hiệu PCIe5.0 mới có thể đi qua kênh hệ thống và được bộ thu diễn giải chính xác. Chiều cao mắt tối thiểu dự kiến của tín hiệu PCIe 5.0 là 10mV (sau cân bằng). Ngay cả với bộ phát có độ nhiễu thấp gần như hoàn hảo, sự suy giảm đáng kể của kênh sẽ làm giảm biên độ tín hiệu đến mức bất kỳ loại hư hỏng tín hiệu nào khác do phản xạ và nhiễu xuyên âm đều có thể được đóng lại để khôi phục mắt.